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Kim Seon Deok
주석 (comment) HDL 소스코드를 설명하고 컴파일 과정에서는 무시됨 단일라인 주석 : // 블록 주석 : /* ~ */ 수 표현 (number representation) 정수형(integer) → 2진수, 8진수, 10진수, 16진수 [size_constant] ` [size_constant] : 비트 개수를 나타낸다. 10진수로 표현되며 생략되면 32비트를 뜻한다. : base를 지정하는 문자. 2진수는 b,B 8진수는 o,O 10진수는 d,D 16진수는 h,H. 생략되었다면 10진수 : unsigned 숫자를 사용해 값을 base에 맞추어 표현. + 나 - 부호 사용 불가 10// 32비트 10진수 10 2'b10//2비트 2진수 10 8'o5// 8비트 8진수 5 8'HAD// 8비트 16..
[Verilog] Verilog HDL Overview
Verilog HDL (Hardware Description Language) 베릴로그는 단순 논리게이트, 플립플롭과 같은 기본적인 소자에서 제어회로, 마이크로 프로세서 등 디지털 시스템 설계 및 검증에 사용되도록 하는 하드웨어 기술언어이다. → 하드웨어 기능과 타이밍을 묘사 Verilog와 VHDL의 차이점 베릴로그는 c언어를 기반으로하고, VHDL은 pascal언어를 기반으로 한다. VHDL이 문법적 제약이 더 강한 편이다. 베릴로그가 신호의 종류나 문장표현이 더 간략하다. 프로그래밍 언어의 컴파일과정 source -> compile -> 실행파일 HDL의 컴파일과정 source -> compile -> simulation -> 합성 (synthesis) -> Hardware System IC 설계과..
[Verilog] Clock & Testbench & DUT & Reset & Flip Flop
Clock 클럭은 펄스신호로 구성된다. 주기(Period) : 기준 시점 이후에 동일한 구간이 나올 때까지 걸린 시간 [Sec] ex) 처음 rising 에서 다음 rising까지 걸린 시간 주파수(Frequency) : 1초동안 진동한 횟수 [Hz] → Performance에 영향을 미친다. cpu overclock : 클럭의 동작 주파수를 높일수록 동작 속도가 빨라진다. 1초에 1번 진동이 발생하면 주기는 1초이고 주파수는 1hz이다. 1초에 4번 진동이 발생하면 주기는 1/4(=0.25)초이고 주파수는 4hz 20ns ↔ 50mhz 클럭이 없으면 디지털회로는 동작할 수 없고, 클럭 신호를 기준으로 digital logic이 동기화되어 동작한다. rising edge : 클럭이 상승할 때 fallin..
[Verilog] $display
vi build waveform 확인하기까지 세 단계로 구성된다. 1. xvlog : 베릴로그 문법 체크 및 컴파일 2. xelab : 링크과정 3. xsim : 실행 후 waveform으로 확인 vi clean waveform을 확인하면 사용하지 않는 파일들이 생성되는데, 이를 정리해주는 역할을 한다. vi (모듈이름).v 코드 작성 후 저장 ./build 코드를 실행해 waveform을 확인하도록 함 프로그램 열리면 file → simulation waveform → New configuration → object 끌어오고 Run ▶ → waveform 확인 ./clean simulation 이후 불필요하게 생성된 파일들을 정리해줌 MobaXterm 상에서 hello_Word 출력 module hel..
