Kim Seon Deok

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. assignment 연속 할당문(concurrent assignment) → net형 객체에 값을 할당(wire) → assign 문 절차형 할당문(procedural assignment) → variable형 객체에 값을 할당(reg, integer) → behavioral modeling 구문 중 initial, alway..

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 조합회로와 순차회로를 구현하는 데 사용된다. assignment 연속 할당문(concurrent assignment) → net형 객체에 값을 할당(wire) → assign 문 절차형 할당문(procedural assignment) → variable형 객체에 값을 할당(reg, integer) → behavioral modeling 구문 중 initial, always 구문..

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 조합회로와 순차회로를 구현하는 데 사용된다. predefined primitives 베릴로그에서 기본적으로 제공되는 gate primitive이다. 정의나 선언 없이 사용가능하고 모듈 내에서만 사용할 수 있다. initial과 always 구문 안에서는 사용할 수 없다. userdefiined primitives 사용자가 별개로 정의하는 gate primitive를 말한다. g..

산술 연산자 기호 기능 + 더하기 - 빼기 * 곱하기 / 나누기 몫 % 나누기 나머지 ** 거듭제곱 피연산자 비트에 x나 z가 있을 경우 전체 결과값은 x이다. 나누기와 나머지 연산에서 두번째 피연산자가 0이면 결과값은 x이다. 나머지 연산자의 결과값은 첫번째 피연산자의 부호를 따른다. 관계 연산자 식 의미 a b a가 b보다 크다 a = b a가 b보다 크거나 같다 피연산자 비트에 x나 z가 있을 경우 전체 결과값은 x이다. 두 연산자의 비트 수가 다르면 비트수가 작은 피연산자의 msb쪽에 0을 채우고 판단한다. 피연산자 중 하나가 실수형이면 다른 피연산자가 실수형으로 변환된 후 비교된다 연산 결과는 1이나 0이다. 등가 연산자 식 의미 a === b a 와 b는 같다 ..

Verilog의 논리값 디지털 로직은 크게 4종류의 status를 가질 수 있다. 논리 값 의미 0 논리 0, false 상태 1 논리 1, true 상태 x 논리 unknown z high impedance 상태 논리 0은 0V나 조건의 거짓을 의미한다. 논리 1은 Vcc, 전원전압이나 조건의 참을 의미한다. 1 Vih이상 : 논리 1로 인식할 수 있는 높은 전압 unknown Vil ~ Vih사이 전압 : 논리 unknown로 인식 0 Vil 이하 : 논리 0으로 인식할 수 있는 낮은 전압 위 그림은 베릴로그의 논리값을 logic으로 표시한 것이다. 위에서부터 0, 1 , x, z이다. x는 unknown상태로 논리적 충돌이 일어나 해결될 수 없을 때 혹은 don't care를 나타내고 z는 연결이 ..