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Kim Seon Deok
[Verilog] Sequential modeling - Shift register, Counter
순차회로나 래치를 모델링할 땐 always 블록 안에서 nonblocking 할당문을 사용한다. 조합회로를 모델링 할 땐 always 블록 안에서 blocking 할당문을 사용한다. 동일한 always블록 안에서 blocking 할당문은 순서의 영향을 받기 때문에 blocking 할당문과 nonblocking 할당문을 섞어서 사용하지 않는다. 동일한 always 블록에서 순차회로와 조합회로를 구현하려면 nonblocking 할당문을 사용한다. 동일한 reg 변수에 값을 할당하게 되면 다수의 여러개의 신호원이 객체에 값을 할당해 multiple source driving 문제가 발생하기 때문에 다수의 always 블록에서 동일한 reg 변수에 값을 할당하지 않는다. 시프트 레지스터(Shift registe..
[Verilog] Sequential Logic Modeling - Flip Flop
조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 순차회로는 현재의 입력과 과거의 입력, 기억된 상태값에 의해 출력이 결정된다. 과거의 입력과 현재의 상태값을 일정기간 동안 저장하는 기억소자와 조합회로로 구성된다. ex) register, shift register, counter, 직렬/병령 변환기, 유한 상태머신, 주파수 분주기. 펄스 발생기 등등 순차회로 모델링 always 블록을 이용한 behavioral modeling, gate primitive, module instance, concurrent assign문 등 다양한 베릴로그 구문을 사용한다. 할당문의 형태는 blocking, nonblocking 문에 따라 회로의 동작과 플립플롭의 개수가 달라진다. 래치와 플립플롭은 always 구..
[Verilog] Sequential Logic Modeling - Latch
조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 순차회로는 현재의 입력과 과거의 입력, 기억된 상태값에 의해 출력이 결정된다. 과거의 입력과 현재의 상태값을 일정기간 동안 저장하는 기억소자와 조합회로로 구성된다. ex) register, shift register, counter, 직렬/병령 변환기, 유한 상태머신, 주파수 분주기. 펄스 발생기 등등 순차회로 모델링 always 블록을 이용한 behavioral modeling, gate primitive, module instance, concurrent assign문 등 다양한 베릴로그 구문을 사용한다. 할당문의 형태는 blocking, nonblocking 문에 따라 회로의 동작과 플립플롭의 개수가 달라진다. 래치와 플립플롭은 always 구..
[Verilog] Combinational Logic Modeling
조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 조합논리회로의 형태 logic gate(and,or,not,nand,,,) multiplexer encoder decoder random logic adder subtractor ALU Lookup table Comparator 조합회로설계에 이용되는 verilog 구문 gate primitive concurrent assignment behavioral modeling 함수 및 task (시간 제어 못 가짐) module instance 논립합성이 불가능한 verilog 구문 (simulation용 테스트 벤치에만 사용된다.) initial문 스위치 프리미티브(cmos, nmos, tran) forever문 wait, event, 지연 등 타이밍 ..
gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement generate statement generate ~ endgenerate 사이 for문, if문, case문을 넣어 회로를 ..