[Verilog] Verilog HDL Overview

 

 

 

 

Verilog HDL (Hardware Description Language)

베릴로그는 단순 논리게이트, 플립플롭과 같은 기본적인 소자에서 제어회로, 마이크로 프로세서 등 디지털 시스템 설계 및 검증에 사용되도록 하는 하드웨어 기술언어이다.

→ 하드웨어 기능과 타이밍을 묘사

 

 

Verilog와 VHDL의 차이점

베릴로그는 c언어를 기반으로하고, VHDL은 pascal언어를 기반으로 한다.

VHDL이 문법적 제약이 더 강한 편이다. 베릴로그가 신호의 종류나 문장표현이 더 간략하다.

 

 

 

프로그래밍 언어의 컴파일과정

source -> compile -> 실행파일

 

HDL의 컴파일과정

source -> compile -> simulation -> 합성 (synthesis) -> Hardware

 

 

 

 

System IC 설계과정

크게 front design과 backend design으로 구분된다.

 

frontend design(전반부 설계)은 설계사양을 바탕으로 레지스터와 레지스터 간 데이터 이동을 기반으로 모델링(RTL 모델링)해 simulation(기능검증)을 하고 synthesis(논리합성)를 한 후 검증(게이트 수준 검증)한다.

 

backend design(후반부 설계)은FPGA반도체 칩으로 회로를 구현(소량 다품종)하거나 아니면 합성된 gate netlist를 사용해 레이아웃을 자동으로 생성하고 레이아웃을 검증하고 마스크를 생성하기 위한 PG를 생성(전용 IC 대량생산)한다.

 

이후 마스크를 생성하고 웨이퍼를 가공한 후 칩을 패키징 하면 칩이 완성된다.

 

FPGA를 이용한 방법을 위주로 공부할 것이다.

 

 

 

 

HDL기반 설계의 장점

• 설계시간 단축
• 선택적 최적화 기법을 이용한 합성설계로 인해 설계의 질 향상
• ASIC제조업체 및 구현기술과 무관한 설계 가능
• 설계시간 단축에 따른 설계비용의 감소
• IEEE표준으로 학계와 산업계에서 널리 사용됨.
• 전체 설계의 기능별 분할 설계 및 설계관리 문서화가 쉬움

 

Verilog HDL 모듈

모듈은 기본 설계단위이며 파일에 저장된다.

상단에 포트, 입출력, 변수등을 선언해주고 하단에 기능동작구조를 기술한다.

 

 

testbench모듈

 

HDL모델을 시뮬레이션하기 위한 베릴로그 모듈

DUT에 인가될 시뮬레이션 입력을 생성하는 구문이다.

시뮬레이션 입력에 대한 DUT의 반응을 관찰한다.

테스트벤치는 포트 모듈 생략가능하다.