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Kim Seon Deok

[Verilog] Combinational Logic Modeling

조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 조합논리회로의 형태 logic gate(and,or,not,nand,,,) multiplexer encoder decoder random logic adder subtractor ALU Lookup table Comparator 조합회로설계에 이용되는 verilog 구문 gate primitive concurrent assignment behavioral modeling 함수 및 task (시간 제어 못 가짐) module instance 논립합성이 불가능한 verilog 구문 (simulation용 테스트 벤치에만 사용된다.) initial문 스위치 프리미티브(cmos, nmos, tran) forever문 wait, event, 지연 등 타이밍 ..
Verilog 2022. 12. 10. 23:47
[Verilog] Structural modeling - Generate statement

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement generate statement generate ~ endgenerate 사이 for문, if문, case문을 넣어 회로를 ..
Verilog 2022. 12. 9. 23:15
[Verilog] Structural modeling - module parameter

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement module parameter 모듈파라미터는 variable 또는 net 자료형에 속하지 않는 상수를 가리킨다. 모듈이 인스턴..
Verilog 2022. 12. 9. 21:21
[Verilog] Structural modeling - module instance

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement 테스트 벤치의 경우 포트목록이 생략될 수 있다. 테스트벤치가 아닌 모듈파일의경우, 포트목록에 포트 선언과 동시를 해주면 선언부..
Verilog 2022. 12. 9. 02:54
[Verilog] 반복문

gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. behavioral modeling 조합논리 회로와 순차 논리회로의 설계 그리고 모델링된 회로의 simulation을 위한 testbench작성에 사용된다. (모델링된 소스코드 합성을 거쳐 gate-level netlist로 변환) always 구문 initial 구문 procedural assignment와 if문과 case..
Verilog 2022. 12. 9. 02:32
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