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VLIW(2) & Vector Processor VLIW - Loop-Carried- Dependencies VLIW 아키텍쳐에서 loop unrolling은 main feature였다. 그리고 loop unrolling을 적용하다 보니 kernel of software pipelining이 필요해졌다. for(i = 0 ; i < N ; i++) { A[i+2] = A[i] + 1; B[i] = A[i+2] + 1; } LOOP:L.DF0,0(R2)//01 ADD.DF3,F0,F1//02 ADD.DF4,F3,F1//03 S.DF3,16(R2)//04 S.DF4,0(R3)//05 ADDIR2,R2,#8 ADDIR2,R2,#8 BNER2,R4,LOOP 위 statement에서 A[i]와 B[i]는 double-precisoin FP number의 vec.. 공감수 0 댓글수 0 2024. 2. 8.
VLIW(1) dynamic micro architecture의 한계 클럭 당 더 많은 instruction을 dispatch 하지만 하드웨어 로직이 점점 복잡해 질수록 cost가 증가하고 느려지게 되며 더 많은 power를 소비하게 됨 VLIW : Very Long Instruction Word 소프트웨어는 high-level language로 되어있고 컴파일러에 의해 analyze된다. 컴파일러는 assembly code를 만들고 여기에 optimization technique를 적용한다. LIW/VLIW에서 instruction processing의 instruction fetch ~ retire까지 모든 단계가 컴파일러에 의해 핸들된다. 하드웨어 complexity와 power를 최소화하며 wide fetch와.. 공감수 0 댓글수 0 2024. 2. 2.
register renaming, superscalar Register renaming speculative tomasulo알고리즘에서 ROB는 instruction commit을 순서대로 실행하고 speculative reigster 값은 commit 될 때까지 storage에 존재하게 된다. speculative register는 physical register에 저장된다. physical register의 갯수 >= architectural register 갯수 이다. 따라서 더 많은 data를 저장할 수 있기 때문에 같은 architectural register 값을 여러 physical reigster에 저장할 수 있다. 이를 register renaming이라 한다. (OoO 프로세스를 구현하려면 더 많은 갯수의 register가 필요하다. spe.. 공감수 0 댓글수 0 2024. 1. 26.
Speculative executions Out-of-Order architecture를 사용하는 이유? instruction level parallelism을 증가시키기 위해서이다. 프로세서에서 실행되는 instruction의 갯수를 증가시킴으로써 ILP를 exploting한다 -> parallelism을 사용해서 프로세서의 성능을 늘릴 수 있다. -> pipeline, OoO architecture를 사용해서 ILP를 늘릴 수 있다. Thread-level-parallelism 프로세서 내부에서 실행되는 스레드 갯수를 증가시킴으로써 프로세서의 성능을 증가시킴 tomasulo 알고리즘은 OoO architecture implementation의 baseline이다. tomasulo 알고리즘의 이점 프로세서 내에서 실행될 수 있는 명령어 갯수를.. 공감수 0 댓글수 0 2024. 1. 19.
[CUDA] ch3. CUDA Thread Programming CUDA는 hierarchical thread architecture를 가지고 있어, thread를 group으로 묶어 실행할 수 있다. thread가 GPU에서 어떻게 parallel하게 돌아가는지를 이해하게 된다면 parallel programming code를 write할 수 있고 더 나은 performance를 achive할 수 있을 것이다. CUDA thread가 GPU에서 작동하는 방식 - parallel and concurrent thread execution - warp execution - memory bandwidth issue - contel overhead - SIMD operation CUDA threads, blocks, and the GPU CUDA programming의 wo.. 공감수 0 댓글수 0 2024. 1. 16.
[General Purpose GPU] ch3.4 Research directions on branch divergence(1) *General - Purpose Graphics Processor Architecture의 chapter 3.4 RESEARCH DIRECTIONS ON BRANCH DIVERGENCE 를 읽고 정리한 내용입니다. 동일한 warp에 있는 thread들은 같은 control flow path를 따라 실행된다. 따라서 GPU는 thread를 SIMD 하드웨어에서 lockstep 방식으로 실행할 수 있다. 하지만 thread는 data dependent branch를 만났을 때 다른 target으로 diverge되는데, 이 때 이런 현상을 branch divergence라 한다. moder GPU는 이 branch divergence를 하나의 warp 안에서 handle할 수 있도록 하는 특별한 하드웨어인 .. 공감수 0 댓글수 0 2024. 1. 15.
Static pipeline with out-of-order execution completion(2) Precise exceptions Out-of-order completion의 주요한 단점은 바로 precise exception을 implement하기가 어렵다는 것이다. ADD.S F1, F2, F1 LW R2, 0(R1) 두 instruction은 independent (각각 floating point inst, integer inst) ADD.S instruction은 floating point add를 수행 -> IF ~ WB 까지 9 cycle (EXE : 5 cycle) LW instruction은 integer add를 수행 -> IF ~ WB 까지 5 cycle (EXE : 1 cycle) case 1 ) precise exceptions LW instruction은 C6에 WB를 수행하.. 공감수 0 댓글수 0 2024. 1. 11.
Scoreboarding 출처 https://wwang.github.io/teaching/slides/Comp_Arch/OoO_Scoreboard.pdf https://people.eecs.berkeley.edu/~kubitron/courses/cs252-S12/lectures/lec07-dynasched2.pdf Scoreboarding CPU -> OoO execution을 수행 ID stage를 2개의 stage로 쪼갬 1. Issue(IS) stage : instruction이 decode되고 function unit에서 실행되기 위해 issue됨 2. Read Operands(RD) stage : register로부터 혹은 다른 function unit으로부터 instruction이 source operand를 read.. 공감수 0 댓글수 0 2024. 1. 8.
[General Purpose GPU] ch3.2 TWO - LOOP APPROXIMATION ~ ch3.3 THREE-LOOP APPROXIM *General - Purpose Graphics Processor Architecture의 chapter 3.2 TWO - LOOP APPROXIMATION ~ 3.3 THREE-LOOP APPROXIMATION 를 읽고 정리한 내용입니다. 앞서 one loop approximation은 single scheduler를 다루었다. GPU에서 latency를 hiding하려면 현재 실행되고 있는 instruction이 끝나지 않은 상황에서 다음 instruction을 issue할 수 있어야 한다. 하지만 one loop approximation은 scheduling logic이 thread identifier와 다음 instruction address에만 access할 수 있기 때문에 latency hi.. 공감수 0 댓글수 0 2024. 1. 7.
Static pipeline with out-of-order execution completion(1) 5-stage pipeline independent한 load, store, ALU instruction을 수행한다. 여기서 instruction이 independent하다는 것은 register나 memory location 등 resource를 서로 공유하지 않는다는 것을 의미한다. 한 stage에서 다음 stage로 instruction이 이동할 때마다 instruction은 recode 되고 다시 recode된 instruction은 매 clock cycle 마다 clock signal에 따라 동작한다. data path의 주요 resource - instruction memory (cache) - register file - 2 read ports -1 write port - ALU - data.. 공감수 0 댓글수 1 2024. 1. 5.
[General Purpose GPU] ch3.1 ONE - LOOP APPROXIMATION *General - Purpose Graphics Processor Architecture의 chapter 3.1 ONE - LOOP APPROXIMATION 를 읽고 정리한 내용입니다. 위 figure는 GPU pipeline이다. pipeline은 SIMT front-end와 SIMT back-end로 나뉜다. single pipeline에는 3개의 scheduling loop가 포함되어 있고 register는 scheduling loop에 access한다. GPU의 organizing principle은 multiple threading이고 이는 세 가지 scheduling loop 위주로 구성된다. 따라서 approximation loop를 파악함으로써 scheduler loop의 세부 사항을 고.. 공감수 0 댓글수 0 2024. 1. 2.
[Quantitative approach] ch3.4 Overcoming Data Hazards With Dynamic Scheduling * Computer architecture - a quantitative approach chapter3.4와 appendix C.7 을 읽고 정리한 내용입니다. RISC Instruction Sets and Efficiency of Pipelining instruction set이 단순하면 pipeline에서 execution efficiency를 달성하기 수월해진다. memory에 store된 두 값을 더하고 그 결과를 다시 memory에 저장해야 하는 경우 load instruction 2개, add instruction 1개, store instruction 1개가 필요하다. 대부분 이 작업은 stall을 하지 않는다면 sequential하게 진행되지 않을 것이다. 따라서 static pipeli.. 공감수 0 댓글수 0 2023. 12. 28.
[Quantitative approach] appendix C 공감수 0 댓글수 0 2023. 12. 28.
[General Purpose GPU] ch2. Programming model *General - Purpose Graphics Processor Architecture의 chapter 2를 읽고 정리한 내용입니다. non-graphic computing목적으로 GPU가 program되는 방법에 대해 알아볼 것이다. 이는 GPU 연구에서 hardware/software interface를 변경할 때 필수적이다. 현대 GPU는 data-level parallelim을 활용하기 위해서 wide SIMD hardware를 사용한다. 이 SIMD 하드웨어를 직접적으로 프로그래머에게 노출하기 보다 CUDA와 OpenCL은 MIMD 프로그래밍의 특징을 갖고 있어서 프로그래머가 많은 scalar thread를 GPU에 launch하도록 한다. runtime 시 GPU hardware는 warp.. 공감수 0 댓글수 0 2023. 12. 28.
[General Purpose GPU] ch1. Introduction *General - Purpose Graphics Processor Architecture의 chapter 1를 읽고 정리한 내용입니다. 1.1 Landscape of computation accelerators - transistor 크기의 감소 - hardware architecture의 향상 - compiler technology와 algorithm의 향상 과 함께 computing system은 발전해왔다. Denarrd scailing의 법칙이 들어맞지 않게되면서 device의 크기가 점점 더 작아짐에 따라 clock frequency가 더 느려지게 되었다. 따라서 energy efficiency 향상이 computer architecture 연구에서의 주요한 motivation이 되었다. Ha.. 공감수 0 댓글수 1 2023. 12. 27.
[CUDA] ch2. CUDA Memory Management - Shared memory & Texture memory & Registers Shared memory shared memory는 CUDA memory hierarchy에서 User-Managed cache로써 역할을 수행한다. user가 global memory에서 data를 coalesce한 방식으로 read/write하고, user가 control 할 수 있는 cache처럼 작동하는 memory를 제공한다. - shared memory는 같은 block 내의 thread에게만 visible하다. -> 같은 block 내의 thread끼리만 memory access를 공유 - 같은 block 내 thread들은 result를 공유할 수 있기 때문에, redundant한 계산을 줄일 수 있다. - shared memory와 CPU cache는 비슷하다. CPU cache는 exp.. 공감수 0 댓글수 0 2023. 12. 18.
[CUDA] ch2. CUDA Memory Management - Global memory CPU 와 GPU architecture는 기본적으로 다르다. 그렇기 때문에 각 architecture에서 memory hierarchy 역시 각각의 size와 type에 대해서도 다르고, 목적과 design 측면에서도 다르다. 적절한 memory hierarchy를 최적으로 사용했을 때 CUDA kernel을 launching하게 되면 최대 성능을 얻을 수 있다. 따라서 알맞은 memory type을 고르는 것이 중요하다. GPU application performance constraints GPU application의 performance에 영향을 주는 요인들 중 memory와 관련된 제약 사항이 가장 큰 부분을 차지하고 있다. 대부분의 시간 동안 application의 성능은 memory와 관련.. 공감수 0 댓글수 2 2023. 12. 18.
[Quantitative approach] ch3.3 Reducing Branch Costs With Advanced Branch Predictions Outline Ch3.3 Reducing Branch Costs With Advanced Branch Predictions 1.Correlating Branch Predictors Global Branch Correlation Gshare predictor Local Branch Correlation 2. Tournamanet predictor 3. Hybrid predictor 4. TAgged GEometic— predictors Ch3.4 Overcoming Data Hazards With Dynamic Scheduling branch hazard로 인한 stall은 pipeline의 성능을 저하시키기 때문에 branch hazard의 수를 줄이는 Loop unrolling 기법의 방식을 사용했다... 공감수 0 댓글수 0 2023. 12. 15.
[Quantitative approach] ch3.1 Instruction-Level Parallelism: Concepts and Challenges ~ 3.2 Basic Compiler Techniques for Exposing ILP Pipeline multiple instruction의 실행을 overlap하여 performance를 향상시키는 기법 Instruction-level parallelism instruction 간 overlap되는 것을 말한다. - 하나의 instruction이 다른 instruction에 dependent 하다는 것을 결정하는 건 프로그램에 parallelism이 얼마나 많이 존재하고, 그 parallelism을 어떻게 활용할 수 있는지를 결정한다. - 만약 두 instruction이 parallel하고 pipeline이 충분한 자원을 갖추고 있어, structure hazard가 발생할 위험이 없다면, 임의의 depth의 pipeline에서 동시에 실행될 수 있다. ILP에 접근하는 방식 1. 하드.. 공감수 3 댓글수 0 2023. 12. 15.
[CUDA] ch1. Introduction to CUDA Programming * Learn CUDA Programming 책을 바탕으로 하였습니다. Outline High-performance computing의 역사 Technical requirements CUDA 를 사용해 Vector addition 연산 CUDA 에서 Error reporting CUDA 에서 Data type support High-performance computing의 역사 High-Performance-Computing(고성능 컴퓨팅)은 과거 Mega-Floating Point Operations(MFLOPs)에서부터 PetaFLOP 계산이 가능한 수준으로 향상되었다. Floating-Point Operations (FLOPs) per second 프로세서의 이론적 최대 성능(peak compute.. 공감수 1 댓글수 0 2023. 12. 11.
[Quantitative approach] ch2.3 Ten Advanced Optimizations of Cache Performance ~ 2.4 Virtual Memory and Virtual Machines 2.3 Ten Advanced Optimizations of Cache Performance [cache optimization metric] hit time miss rate miss penalty cache bandwidth cache power comsumption [개선된 cache optimization 방법] Small and Simple First-Level Caches to Reduce Hit Time and Power cache hit의 critical timing path tag memory에 주소 접근 tag value와 address 비교 : address의 일부를 index로 사용하여 해당 블록의 tag와 비교 multiplexer 설정 : cache가 set associative.. 공감수 0 댓글수 1 2023. 12. 8.
[Quantitative approach] ch 2.2 Memory Technology and Optimizations 2.1 introduction 대부분의 프로그램은 모든 코드나 data를 uniform하게 액세스하지 않는다. 이로 인해 locality가 필요하게 되었고, temporal한 방식과 spatial한 방식으로 나타난다. CPU의 memory hierarchy - cost per byte가 낮은 계층의 메모리만큼 저렴하고, 가장 높은 계층의 메모리만큼 빠른 memory system을 구축하는 것을 목표로 하기 때문에 여러 level로 나뉘게 되었다. 프로세서가 발전하면서 memory hierarchy의 중요성은 더욱 증가했다. -프로세서 라인에서는 초당 평균 memory request가 증가 -메모리 라인에서는 초당 DRAM access가 증가 시간이 지나면서 access time에서 프로세서와 DRAM의 .. 공감수 0 댓글수 3 2023. 12. 8.
[Verilog] Sequential modeling - Shift register, Counter 순차회로나 래치를 모델링할 땐 always 블록 안에서 nonblocking 할당문을 사용한다. 조합회로를 모델링 할 땐 always 블록 안에서 blocking 할당문을 사용한다. 동일한 always블록 안에서 blocking 할당문은 순서의 영향을 받기 때문에 blocking 할당문과 nonblocking 할당문을 섞어서 사용하지 않는다. 동일한 always 블록에서 순차회로와 조합회로를 구현하려면 nonblocking 할당문을 사용한다. 동일한 reg 변수에 값을 할당하게 되면 다수의 여러개의 신호원이 객체에 값을 할당해 multiple source driving 문제가 발생하기 때문에 다수의 always 블록에서 동일한 reg 변수에 값을 할당하지 않는다. 시프트 레지스터(Shift registe.. 공감수 1 댓글수 0 2022. 12. 11.
[Verilog] Sequential Logic Modeling - Flip Flop 조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 순차회로는 현재의 입력과 과거의 입력, 기억된 상태값에 의해 출력이 결정된다. 과거의 입력과 현재의 상태값을 일정기간 동안 저장하는 기억소자와 조합회로로 구성된다. ex) register, shift register, counter, 직렬/병령 변환기, 유한 상태머신, 주파수 분주기. 펄스 발생기 등등 순차회로 모델링 always 블록을 이용한 behavioral modeling, gate primitive, module instance, concurrent assign문 등 다양한 베릴로그 구문을 사용한다. 할당문의 형태는 blocking, nonblocking 문에 따라 회로의 동작과 플립플롭의 개수가 달라진다. 래치와 플립플롭은 always 구.. 공감수 0 댓글수 0 2022. 12. 11.
[Verilog] Sequential Logic Modeling - Latch 조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 순차회로는 현재의 입력과 과거의 입력, 기억된 상태값에 의해 출력이 결정된다. 과거의 입력과 현재의 상태값을 일정기간 동안 저장하는 기억소자와 조합회로로 구성된다. ex) register, shift register, counter, 직렬/병령 변환기, 유한 상태머신, 주파수 분주기. 펄스 발생기 등등 순차회로 모델링 always 블록을 이용한 behavioral modeling, gate primitive, module instance, concurrent assign문 등 다양한 베릴로그 구문을 사용한다. 할당문의 형태는 blocking, nonblocking 문에 따라 회로의 동작과 플립플롭의 개수가 달라진다. 래치와 플립플롭은 always 구.. 공감수 1 댓글수 0 2022. 12. 10.
[Verilog] Combinational Logic Modeling 조합회로는 현재 들어오는 입력에 의해 출력이 결정된다. 조합논리회로의 형태 logic gate(and,or,not,nand,,,) multiplexer encoder decoder random logic adder subtractor ALU Lookup table Comparator 조합회로설계에 이용되는 verilog 구문 gate primitive concurrent assignment behavioral modeling 함수 및 task (시간 제어 못 가짐) module instance 논립합성이 불가능한 verilog 구문 (simulation용 테스트 벤치에만 사용된다.) initial문 스위치 프리미티브(cmos, nmos, tran) forever문 wait, event, 지연 등 타이밍 .. 공감수 0 댓글수 0 2022. 12. 10.
[Verilog] Structural modeling - Generate statement gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement generate statement generate ~ endgenerate 사이 for문, if문, case문을 넣어 회로를 .. 공감수 0 댓글수 0 2022. 12. 9.
[Verilog] Structural modeling - module parameter gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement module parameter 모듈파라미터는 variable 또는 net 자료형에 속하지 않는 상수를 가리킨다. 모듈이 인스턴.. 공감수 0 댓글수 0 2022. 12. 9.
[Verilog] Structural modeling - module instance gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. structural modeling 이미 만들어져 있는 모듈들을 불러와 더 큰 모듈을 설계하는 데 사용된다. module instance module parameter generate statement 테스트 벤치의 경우 포트목록이 생략될 수 있다. 테스트벤치가 아닌 모듈파일의경우, 포트목록에 포트 선언과 동시를 해주면 선언부.. 공감수 1 댓글수 0 2022. 12. 9.
[Verilog] 반복문 gate level modeling concurrent assignment behavioral modeling structural modeling gate level modeling과 concurrent assignment는 조합회로를 구현하는 데 사용된다. behavioral moeling과 structural modeling은 대체로 조합회로와 순차회로를 구현하는 데 사용된다. behavioral modeling 조합논리 회로와 순차 논리회로의 설계 그리고 모델링된 회로의 simulation을 위한 testbench작성에 사용된다. (모델링된 소스코드 합성을 거쳐 gate-level netlist로 변환) always 구문 initial 구문 procedural assignment와 if문과 case.. 공감수 0 댓글수 0 2022. 12. 9.

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