Kim Seon Deok

출처 https://wwang.github.io/teaching/slides/Comp_Arch/OoO_Scoreboard.pdf https://people.eecs.berkeley.edu/~kubitron/courses/cs252-S12/lectures/lec07-dynasched2.pdf Scoreboarding CPU -> OoO execution을 수행 ID stage를 2개의 stage로 쪼갬 1. Issue(IS) stage : instruction이 decode되고 function unit에서 실행되기 위해 issue됨 2. Read Operands(RD) stage : register로부터 혹은 다른 function unit으로부터 instruction이 source operand를 read..

5-stage pipeline independent한 load, store, ALU instruction을 수행한다. 여기서 instruction이 independent하다는 것은 register나 memory location 등 resource를 서로 공유하지 않는다는 것을 의미한다. 한 stage에서 다음 stage로 instruction이 이동할 때마다 instruction은 recode 되고 다시 recode된 instruction은 매 clock cycle 마다 clock signal에 따라 동작한다. data path의 주요 resource - instruction memory (cache) - register file - 2 read ports -1 write port - ALU - data..

* Computer architecture - a quantitative approach chapter3.4와 appendix C.7 을 읽고 정리한 내용입니다. RISC Instruction Sets and Efficiency of Pipelining instruction set이 단순하면 pipeline에서 execution efficiency를 달성하기 수월해진다. memory에 store된 두 값을 더하고 그 결과를 다시 memory에 저장해야 하는 경우 load instruction 2개, add instruction 1개, store instruction 1개가 필요하다. 대부분 이 작업은 stall을 하지 않는다면 sequential하게 진행되지 않을 것이다. 따라서 static pipeli..

Outline Ch3.3 Reducing Branch Costs With Advanced Branch Predictions 1.Correlating Branch Predictors Global Branch Correlation Gshare predictor Local Branch Correlation 2. Tournamanet predictor 3. Hybrid predictor 4. TAgged GEometic— predictors Ch3.4 Overcoming Data Hazards With Dynamic Scheduling branch hazard로 인한 stall은 pipeline의 성능을 저하시키기 때문에 branch hazard의 수를 줄이는 Loop unrolling 기법의 방식을 사용했다...